ارسل ملاحظاتك

ارسل ملاحظاتك لنا







الرئيسية > تطوير 4-Bit لوحدة الجمع المنطق...>الوصف

تطوير 4-Bit لوحدة الجمع المنطقية الرياضية السريعة باستخدام تقنية FPGA DEVELOPMENT of 4-BIT FASTER ALU BASED ON FPGA

المصدر: مجلة المنصور
الناشر: كلية المنصور الجامعة
المؤلف الرئيسي: الحسيني، عماد حسين (مؤلف)
مؤلفين آخرين: الخفاجي، فالح صالح (م. مشارك) , عبدالله، محمد نجم (م. مشارك)
المجلد/العدد: ع 14
محكمة: نعم
الدولة: العراق
التاريخ الميلادي: 2010
الصفحات: 212 - 229
DOI: 10.36541/0231-000-014-020
ISSN: 1819-6489
رقم MD: 448947
نوع المحتوى: بحوث ومقالات
قواعد المعلومات: EcoLink, HumanIndex
مواضيع:
تطوير 4-Bit | مستخلصات الابحاث | وحدة الجمع المنطقية الرياضية السريعة | دائرة الجمع المنطقية الرياضية | تقنية FPGA | دائرة الجامع السريع | محاكاة التصميم | سلسلة الحمل المتموج
رابط المحتوى:

الناشر لهذه المادة لم يسمح بإتاحتها.
صورة الغلاف QR قانون
حفظ في:
المستخلص: أن هذا البحث يقترح عرض تقنية جديدة لدائرة الجامع السريعة وهي (CLA adder) حيث أنها أحد التقنيات المستخدمة في التطوير المقترح Bit-4 لوحدة الجمع المنطقية الرياضية السريعة (ALU) وذلك بتقليل التأخير الزمني للبوابة المنطقية (gate time delay) بغية جعل دائرة الجمع المنطقية الرياضية (ALU) أكثر سرعة. إن ظاهرة سلسلة الحمل المتموج (ripple carry chain) في تقنية الــــ (RCA adder) هي من العناصر المهمة التي تبطأ من سرعة إخراج النتائج في الجامع وذلك بسبب كون النتائج النهائية تعتمد على الحمل (carry) الذي يسبقها، لذلك فأن هذه التقنية تستغرق تأخير الزمني للبوابة المنطقية بمقدار (2n) عند جمع عددان ثنائيان ذات نطاق (n-bit). التصميم المقترح يعتمد في بناءه على تقنية الــــ (CLA adder) لحل ظاهرة سلسلة الحمل المتموج حيث تقوم بإخراج النتائج مباشرة دون الاعتماد على هذه الظاهرة وهذا ما يجعل هذه التقنية المستخدمة في تصميم دائرة الجمع المنطقية الرياضية تحسن من سرعة عملها كون التأخير الزمني للبوابة المنطقية في عملية الجمع المنطقية تساوي ( 2(log2 1) (n)+). إن هذا التحسن في السرعة ناتج عن تحويل سلسلة الحمل المتموج إلى إشارتين (p) Propagate و(G) Generate تمرر هذه الإشارتين إلى مصفوفة مكونة من عدد (1-bit adders) تربط بشكل (cascade connections). الجزء الأخير من البحث يستعرض محاكاة التصميم المقترح على منظومة Xilinx XC4005E series FPGA للحصول على النتائج ومن ثم تحليلها لكي يتم احتساب التأخير الزمني للدائرة باجمعها.

This paper suggests a developed adder technique called Carry Lookahead Adder (CLA) one of possible solutions based on a 4-bit Fast Arithmetic Logic Unit (ALU), two Mode (Arithmetic/Logic ) functions, and (48) different Operations , to increase the processing speed of an ALU by decreasing gate time delay . The phenomena of ripple carry chain in Ripple Carry Adder (RCA) is an important contributor problem of adder design because every final result depends on the last carry, so the ripple carry adder requires (2n) gate time delay to add two n-bit words. The proposed technique is based on Carry look ahead adder (CLA) to solve this problem. (CLA) structures are considered among the fastest topologies for performing addition because its need only (2(log2 (n)+1)) gate time delay by convert the ripple carry chain into two parameters Propagate (P) and Generate (G) , passed to the cascade connections of single bit (adders), then all the binary results (Fi) exit directly independent on a carry chain , so the adder circuit in an (ALU) will have enhancement speed. The final part of this paper is to simulate the proposed design on Xilinx XC4005E series (FPGA) to get the results, then analyze the results by using two different Mode , in order to get the delay time of all the circuit.
وصف العنصر: ملخص لبحث منشور باللغة الانجليزية
ISSN: 1819-6489

عناصر مشابهة


© 2024 المنظومة. جميع الحقوق محفوظة.