AN FPGA BASED IMPLEMNTATION OF FORWARD AUTOMATIC ORDER SESECTION PROCESSOR
| العنوان بلغة أخرى: |
التنفيذ بأستخدام مصفوفة البوابات المبرمجة لمعالج إعادة التوجيه أوتوماتيكي لإحصائية الكشف |
|---|---|
| المصدر: | مجلة الكلية الإسلامية الجامعة |
| الناشر: | الجامعة الإسلامية |
| المؤلف الرئيسي: | Kalid, Waleed (مؤلف) |
| مؤلفين آخرين: | Abd Alwahid, Ali Hadi (م. مشارك) |
| المجلد/العدد: | مج9, ع29 |
| محكمة: | نعم |
| الدولة: |
العراق |
| التاريخ الميلادي: |
2014
|
| التاريخ الهجري: | 1435 |
| الشهر: | ذوالحجة / تشرين الأول |
| الصفحات: | 83 - 98 |
| DOI: |
10.51837/0827-009-029-005 |
| ISSN: |
1997-6208 |
| رقم MD: | 613011 |
| نوع المحتوى: | بحوث ومقالات |
| قواعد المعلومات: | IslamicInfo |
| مواضيع: | |
| رابط المحتوى: |
عدد مرات التحميل
6
| المستخلص: |
في هذه الدراسة، تم بحث نوع جديد من معالج معدل الإنذار الكاذب (CFAR) مع اقتراح إحصائية كشف (FAOSO)، والتي لا يتطلب أي معلومات مسبقة حول عدد الأهداف المتداخلة. النموذج المقترح قد تم تنفيذه باستخدام مصفوفة البوابات المبرمجة (FPGA). بعد أن أنجزت المحاكاة باستخدام لغة HDL ونفذت باستخدام برنامج ISENavigator 6.3i، الرقاقة المستهدفة بالتنفيذ نوع XC2v300e-6fg456 Virtex-II. أن المعالج المستخدم في تنفيذ هذه التقنية تم اختباره باستخدام محاكاة مونت كارلو مع وجود ثمانية أهداف متداخلة. وتفيد التقارير عن نتائج التركيب التجميعي وتحليل الوقت في النهاية، أن عملية التنفيذ والاستجابة للمعالج عكست إن استخدام هذه الأداة الرقمية ذات درجة عالية من الوثوقية والمرونة In this study, a new Constant False Alarm Rate processor is investigated with proposed process termed as Forward Automatic Order Selection Ordered Statistics Detector (FAOSO), which does not require any prior information about the number of interfering targets. The proposed architecture has been implemented on a Field Programmable Gate Array (FPGA). After simulating the HDL model of processor, it is implemented using ISE Navigator 6.3i software. The target device for implementation is XC2v300e-6fg456 Virtex-II device .The implemented processor using this technique has been tested using Monte Carlo simulation in presence of eight interfering targets. However, the hardware synthesis results and timing analysis are reported and the implementation process and the study shows clearly that how this digital tool is excellent due to its high reliability and flexibility. |
|---|---|
| ISSN: |
1997-6208 |
عناصر مشابهة
-
FPGA Implementation of Ternary Content Addressable Memory
بواسطة: عبود، ليلى حاتم منشور: (2015) -
VHDL PROCESSOR FOR COVERING INFORMATION USING MD5 ALGORITHM 1
بواسطة: Dakel, Hashm Ea. منشور: (2014) -
تصميم وتنفيذ معالج دقيق اساسي وقابل للتوسع مبني على تقنية البوابات المبرمجة ميدانيا Design and Implementation of Simple and Extendable Microprocessor Based on FPGA Technology
بواسطة: حسن، حسن جليل منشور: (2010) -
Efficient FPGA Design Flow Based QAM Modulator Using System Generator and MATLAB
بواسطة: Naghmash, Majid S. منشور: (2014) -
Card flow control technique in sizing the number of pallets in automatic pallet changer
بواسطة: Al Saleh, Shatha Saleh Ali منشور: (2008)
