ارسل ملاحظاتك

ارسل ملاحظاتك لنا







AN FPGA BASED IMPLEMNTATION OF FORWARD AUTOMATIC ORDER SESECTION PROCESSOR

العنوان بلغة أخرى: التنفيذ بأستخدام مصفوفة البوابات المبرمجة لمعالج إعادة التوجيه أوتوماتيكي لإحصائية الكشف
المصدر: مجلة الكلية الإسلامية الجامعة
الناشر: الجامعة الإسلامية
المؤلف الرئيسي: Kalid, Waleed (مؤلف)
مؤلفين آخرين: Abd Alwahid, Ali Hadi (م. مشارك)
المجلد/العدد: مج9, ع29
محكمة: نعم
الدولة: العراق
التاريخ الميلادي: 2014
التاريخ الهجري: 1435
الشهر: ذوالحجة / تشرين الأول
الصفحات: 83 - 98
DOI: 10.51837/0827-009-029-005
ISSN: 1997-6208
رقم MD: 613011
نوع المحتوى: بحوث ومقالات
قواعد المعلومات: IslamicInfo
مواضيع:
رابط المحتوى:
صورة الغلاف QR قانون

عدد مرات التحميل

6

حفظ في:
LEADER 03240nam a22002297a 4500
001 0234603
024 |3 10.51837/0827-009-029-005 
044 |b العراق 
100 |9 36136  |a Kalid, Waleed  |e مؤلف 
245 |a AN FPGA BASED IMPLEMNTATION OF FORWARD AUTOMATIC ORDER SESECTION PROCESSOR 
246 |a التنفيذ بأستخدام مصفوفة البوابات المبرمجة لمعالج إعادة التوجيه أوتوماتيكي لإحصائية الكشف  
260 |b الجامعة الإسلامية  |c 2014  |g ذوالحجة / تشرين الأول  |m 1435 
300 |a 83 - 98 
336 |a بحوث ومقالات 
520 |a في هذه الدراسة، تم بحث نوع جديد من معالج معدل الإنذار الكاذب (CFAR) مع اقتراح إحصائية كشف (FAOSO)، والتي لا يتطلب أي معلومات مسبقة حول عدد الأهداف المتداخلة. النموذج المقترح قد تم تنفيذه باستخدام مصفوفة البوابات المبرمجة (FPGA). بعد أن أنجزت المحاكاة باستخدام لغة HDL ونفذت باستخدام برنامج ISENavigator 6.3i، الرقاقة المستهدفة بالتنفيذ نوع XC2v300e-6fg456 Virtex-II. أن المعالج المستخدم في تنفيذ هذه التقنية تم اختباره باستخدام محاكاة مونت كارلو مع وجود ثمانية أهداف متداخلة. وتفيد التقارير عن نتائج التركيب التجميعي وتحليل الوقت في النهاية، أن عملية التنفيذ والاستجابة للمعالج عكست إن استخدام هذه الأداة الرقمية ذات درجة عالية من الوثوقية والمرونة  |b In this study, a new Constant False Alarm Rate processor is investigated with proposed process termed as Forward Automatic Order Selection Ordered Statistics Detector (FAOSO), which does not require any prior information about the number of interfering targets. The proposed architecture has been implemented on a Field Programmable Gate Array (FPGA). After simulating the HDL model of processor, it is implemented using ISE Navigator 6.3i software. The target device for implementation is XC2v300e-6fg456 Virtex-II device .The implemented processor using this technique has been tested using Monte Carlo simulation in presence of eight interfering targets. However, the hardware synthesis results and timing analysis are reported and the implementation process and the study shows clearly that how this digital tool is excellent due to its high reliability and flexibility.  
653 |a مستخلصات الأبحاث   |a تكنولوجيا المعلومات   |a المصفوفات   |a البرامج الاوتوماتيكية  
700 |9 50781  |a Abd Alwahid, Ali Hadi  |e م. مشارك 
773 |4 الدراسات الإسلامية  |6 Islamic Studies  |c 005  |e The Islamic University College Journal  |f Mağallaẗ al-kulliyyaẗ al-islāmiyyaẗ al-ğāmiʻaẗ  |l 029  |m مج9, ع29  |o 0827  |s مجلة الكلية الإسلامية الجامعة  |v 009  |x 1997-6208 
856 |u 0827-009-029-005.pdf 
930 |d y  |p y  |q y 
995 |a IslamicInfo 
999 |c 613011  |d 613011